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[主观题]

位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.(1)分析CT

位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10（a)所示的电路.（1)分析CT

位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.

(1)分析CT74161组成电路,画出转换状态图.

(2)估算CT74LS121组成电路的输出脉宽Tw值.

(3)设CP为方波(周期Td≥1ms),在图P6.10(b)中画出图P6.10(a)中u₁、u₀两点的工作波形.

位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10（a)所示的电

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发布时间：2022-06-27

更多“位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.(1)分析CT”相关的问题

第1题

用4位二进制同步可逆计数器T4193和必要的逻辑门实现模12加法计数器。

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第2题

用4位二进制加法计数器74161构成的计数器电路如图所示，则对该计数器应用电路功能描述正确的是（）。

A.余3码编码的十进制加法计数器

B.循环码编码的九进制加法计数器

C.余3码编码的三进制加法计数器

D.循环码编码的二进制加法计数器

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第3题

图6－18所示电路可用作阶梯波发生器。如果计数器是加／减计数器，它和DAC相适应，均是十位（二进制数)，

图6-18所示电路可用作阶梯波发生器。如果计数器是加／减计数器，它和DAC相适应，均是十位(二进制数)，时钟频率为1 MHz，求阶梯波的重复周期，试画出加法计数和减法计数时DAC的输出波形(控制信号S=0，加计数；S=1，减计数)。

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第4题

图P7.14是用16x4位ROM和问步十六进制加法计数器74LS161组成的脉冲分频电路,ROM的数据表如表P7

.14所示.试画出在CLK信号连续作用下D₃、D₂、D1、和D₀输出的电压波形,并说明它们与CLK信号频率之比.

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第5题

集成单稳态触发器外接电阻为10 kΩ，外接电容的数值为0．033 lμF，则暂稳态时间为________________ 。

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第6题

有一个十进制数加法运算系统,它利用4位二进制数加法器对一位8421BCD码进行加法运算.其操作过程如下:先将两个1位十进制数存入寄存器A和B,然后进行相加.如果和数等于或小于9,则运算结果正确;如果和数大于10,还需要对运算结果进行加6(0110)修正,这是因为用二进制数表示十进制数时,多余了6种状态.(1)请设计系统方框图;(2)请设计ASM流程图.

有一个十进制数加法运算系统,它利用4位二进制数加法器对一位8421BCD码进行加法运算.其操作过程如下:先将两个1位十进制数存入寄存器A和B,然后进行相加.如果和数等于或小于9,则运算结果正确;如果和数大于10,还需要对运算结果进行加6（0110)修正,这是因为用二进制数表示十进制数时,多余了6种状态.（1)请设计系统方框图;（2)请设计ASM流程图.

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第7题

试利用两片4位二进制并行加法器741S283和必要的门电路.组成1位二-是进制加法器电路.(根据二-十进制数的加法运算规则,当两数之和小于、等于9(1001)时,相加的结果和按二进制数相加所得到的结果一样.当两数之和大于9(即等于1010~111)时,则应在按二进制数相加的结果上加6(0110),这样就以给出进位信号,同时得到一个小于9的和.)

试利用两片4位二进制并行加法器741S283和必要的门电路.组成1位二-是进制加法器电路.（根据二-十进制数的加法运算规则,当两数之和小于、等于9（1001)时,相加的结果和按二进制数相加所得到的结果一样.当两数之和大于9（即等于1010~111)时,则应在按二进制数相加的结果上加6（0110),这样就以给出进位信号,同时得到一个小于9的和.)

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第8题

STC单片机定时器中的硬件计数器是两个八位二进制计数器串联。（)

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第9题

MCS-51单片机的定时器/计数器工作方式1是（)A．16位计数器结构 B．8位计数器结构C．13位计数器结构

MCS-51单片机的定时器/计数器工作方式1是()

A．16位计数器结构

B．8位计数器结构

C．13位计数器结构

D．2个8位计数器结构

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